Introduction to Verilog for FPGAs |
Verilogの基本的な文法を解説いたします。
XSTによる論理合成およびALDEC社のActive-HDLによるシミュレーションを体験できます。
開催時間
| 1日コース（10:00～17:00） |
定員 |
東京会場
8名様
大阪会場
6名様
福岡会場
6名様
|
受講料 |
無償
|
|
|
|  |
使用ツール
|
- ISE Design Suite
- Active-HDL
|
対象 |
- Verilogの初心者の方
- 回路図設計からVerilogでの設計に切り替えようとしている方
|
参加条件 |
- 初歩的なデジタル回路（カウンタ、デコーダなど）の基礎知識がある方
|
コース内容 |
- Verilogの基本的な文法を説明
- 回路演習
- Verilog記述でテストベンチを作成する
- 作成したデザインをシミュレータで検証する
|
| | |